SIMULACION DE UN PROCESADOR DE 8 BITS CON LENGUAJE DE DESCRIPCION DE HARDWARE VHDL MEDIANTE METODOLOGIAS DE DISEÑO DESCENDENTE

LUIS EDUARDO ABAD QUINTERO

UNIVERSIDAD NACIONAL DE COLOMBIA FACULTAD DE INGENIERIA Y ARQUITECTURA DEPARTAMENTO DE ELECTRICIDAD ELECTRONICA Y COMPUTACION MANIZALES CALDAS 2002

SIMULACION DE UN PROCESADOR DE 8 BITS CON LENGUAJE DE DESCRIPCION DE HARDWARE VHDL MEDIANTE METODOLOGIAS DE DISEÑO DESCENDENTE

LUIS EDUARDO ABAD QUINTERO

Trabajo de grado para optar al título de Ingeniero Electrónico

Director FLAVIO PRIETO Ingeniero Electrónico

UNIVERSIDAD NACIONAL DE COLOMBIA FACULTAD DE INGENIERIA Y ARQUITECTURA DEPARTAMENTO DE ELECTRICIDAD ELECTRONICA Y COMPUTACION MANIZALES CALDAS 2002

CONTENIDO …ver más…

Señales afectadas por instrucciones de un byte Tabla 8. Señales afectadas por instrucciones de dos bytes

5 7 15 36 38 41 48 49

v

LISTA DE FIGURAS Pág.

Figura 1. Estructura de buses Figura 2. Esquema jerárquico del sistema Figura 3. Esquema lógico de la unidad lógico aritmética Figura 4. Hardware de un bit para la unidad lógico aritmética Figura 5. Esque ma lógico de la unidad de corrimiento Figura 6. Esquema lógico del registro de estado Figura 7. Esquema lógico del acumulador Figura 8. Esquema lógico del registro de instrucción Figura 9. Esquema lógico del registro contador de programa Figura 10. Esquema lógico del registro de direccionamiento de memoria Figura 11. Diagrama de tiempo de la instrucción lda i8 Figura 12. Diagrama de tiempo de la instrucción sub 6 Figura 13. Diagrama de tiempo de la instrucción jmp 9 Figura 14. Diagrama de tiempo de las instrucciones nop y cac Figura 15. Diagrama de tiempo de la instrucción asl Figura 16. Diagrama de tiempo de la instrucción cmc Figura 17. Diagrama de tiempo de la instrucción branch_c 20 Figura 18. Diagrama de tiempo de la instrucción and i25 Figura 19. Diagrama de tiempo de la instrucción cla Figura 20. Compilador Max Plus II Figura 21. Cuadro de diálogo: “VHDL Netlist Reader Settings” Figura 22. Cuadro de diálogo: “Device” Figura 23. Cuadro de diálogo: “Enter Nodes from SNF ” Figura 24. Cuadro de diálogo: “End Time” vi

12 14 17 17 20 20 23 23 25 25 37 38 38 39 39 40 40 41 42 54 55 56 56