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Familia de procesadores x86




Enviado por Pablo Turmero



Partes: 1, 2

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    8086 5MHz..10MHz
    Registros de 16 bits
    Bus de datos de 16 bits
    Dos vías A0/BH
    Bus de direcciones 20 bits
    16 líneas compartidas con las de datos.
    Ciclo de bus de 4 periodos de reloj.
    Esquema de direccionamiento segmentado.
    Segmento (16 bits):Desplazamiento(16 bits)

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    8086 chip set
    PROCESADORES
    8086 CPU de 16 bits
    8087 NDP Numeric Data Processor
    8089 IOP Procesador de entradas/salidas
    CONTROLADORES DE BUS
    8288 Controlador de Bus
    8282 Latch de direcciones octal
    8286 Transceptor de datos octal
    CONTROLADORES DE SISTEMA
    8259 Controlador programable de interrupciones
    8237 Controlador programable de DMA
    CONTROLADORES DE PERIFÉRICOS
    8251 Controlador programable de Interfaz serie
    8255 Controlador programable de Interfaz paralelo
    8275 Controlador programable de C.R.T.
    8272 Controlador programable de discos flexibles

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    80186 (10MHz..12MHz)
    Incluye funciones extra en el chip, que en los sistemas 8086 eran realizadas por controladores separados.
    Generador de señal de reloj
    2 canales de DMA (con bus de direcciones de 20 bits)
    3 contadores programables de 16 bits
    Controlador de interrupciones (hasta 128 externas)
    Generador programable de estados de espera
    Unidad programable de decodificación de direcciones (para activar el chip select)
    16 nuevas instrucciones

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    80286 100.000 transistores (6MHz..12MHz)
    Separación física del bus de datos y el bus de direcciones
    (este de 24 líneas y aquel de 16)
    Reducción del ciclo de bus a 2 periodos de reloj
    Introducción de lógica gestión y protección de memoria
    Modo Real
    el modo compatible 8086
    Modo Protegido
    uso completo de las 24 líneas del bus de direcciones, gestión de protección de memoria
    (El procesador arranca en modo real y es conmutable a modo protegido, pero luego es necesario resetearlo para volver al modo real)
    Uso del bit A20 de direcciones.

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    80386 (16MHz..33MHz)

    Bus de datos de 32 bits
    Tamaño de palabra (registros) de 32 bits
    Bus de direcciones de 32 bits
    Segmentación y paginado virtual
    Gestión de protección de memoria
    Protección por niveles de ejecución
    “Puertas” de acceso a otros niveles
    Nuevo modo de direccionamiento (índice escalado)
    Nuevas instrucciones (sobre todo de manejo de bits)
    Permite la conmutación entre el modo real y el modo protegido en caliente
    Introduce el modo virtual
    (el modo Real en una partición de 1M de memoria)

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    80386 bis. Modo Real
    Es posible usar los registros de 32 bits
    No obstante los registros son multicara:
    EAX (registro de 32 bits)
    AX (registro de 16 bits)
    AH, AL (registros de 8 bits)
    Admite nuevos modos de dirección en los que cualquier registro de 32 bits puede ser utilizado como registro base o registro índice.
    Introduce un nuevo modo de direccionamiento que es el índice escalado:
    Es posible multiplicar un registro por un escalar en la especificación de una dirección
    MOV AX, [EBX*2]
    INC EBX

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    80386 bis. Modo Protegido
    (Gp:) DIR
    (Gp:) TABL
    (Gp:) OFFSET
    (Gp:) CR3
    (Gp:) pagina
    (Gp:) offset
    (Gp:) +
    (Gp:) SEGMENTO(16..0)
    (Gp:) 0FFSET(31..0)
    (Gp:) Tabla de segmentos
    (Gp:) Descriptor
    (Gp:) dirección desegmento
    (Gp:) offset
    (Gp:) dirección virtual

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    80486 1 millón de transistores (16MHz..33MHz)
    Se mantienen los tamaños de registros y ancho de buses del 386
    Se introduce la ejecución segmentada de las instrucciones
    (5 etapas de ejecución dando un periodo por instrucción)
    Se introduce memoria caché dentro del chip.
    (En 386 era externa).
    (8k bytes 2-way associative 8k bytes para datos y para instrucciones)
    Se introduce el coprocesador matemático dentro del chip
    (pero no como unidad funcional sino como coprocesador, como dos chips en uno)
    Se añaden los pins de paridad (4)
    (uno por vía de datos de 8 bits)
    Se incorpora el ciclo burst en las lecturas:
    puede realizar cuatro ciclos de lectura de memoria en tan sólo cinco periodo (2-1-1-1) cuando teóricamente se necesitan 8 (2-2-2-2) (Esta modalidad de acceso sólo está prevista para cuatro accesos consecutivos)
    Se añaden 6 nuevas instrucciones
    Se aumenta la frecuencia de reloj al doble
    Control de A20 mediante un pin de entrada activo a nivel bajo

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